Implementación de un ALU Básico de 16 bits en un CPLD
Palabras clave:
Unidad Aritmética y Lógica de 16 bits, ALU, CPLD, VHDL, QUARTUS, EPM7128S, UP2 Education BoardResumen
El presente trabajo describe la implementación de una Unidad Aritmética y Lógica - ALU de 16 bits sobre un Complex Programmable Logic Device – CPLD, para realizar las operaciones básicas aritméticas de suma, resta y las operaciones lógicas AND y XOR. Los bloques lógicos del ALU han sido codificados en VHDL (VHSIC-HDL: Very High Speed Integrated Circuit - Hardware Description Language). El software de distribución gratuita, Quartus II v. 9.1 fue utilizado para simular y programar el CPLD EPM7128S, el cual está inserto en el sistema de desarrollo UP2 Education Board.
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